5月25日，在IEEE 国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式提出指导半导体产业发展的全新原则 ——韬（τ）定律。该定律核心是以 “时间（τ）缩微” 替代传统 “几何缩微”，作为半导体与电子系统演进的新指导方向：通过3D堆叠、高密度互连等创新技术，持续压缩信号传播时延、稳步提升晶体管密度，推动半导体与电子系统实现可持续演进。同日，何庭波在中国科学院科技论文预发布平台（ChinaXiv）发表署名论文《多层电子系统的时间缩微理论（A Time Scaling Theory for Multi-Layer Electronic Systems）》，系统阐述韬（τ）定律的理论框架与技术路径。引起广泛关注。

来源：https://chinaxiv.org/abs/202605.00224

⏳ 核心转型：以“时间缩微”重塑芯片竞赛规则

“韬（τ）定律”的核心，是用 “时间缩微” 取代经典的 “几何缩微”。

摩尔定律（几何缩微）：过去半个世纪，芯片进步主要靠不断缩小晶体管物理尺寸，从而在相同面积塞进更多晶体管，实现算力指数级增长。

韬定律（时间缩微）：“韬”源于希腊字母 τ（tau），在电路中代表“时间常数”，即信号从稳定到切换完成所需的时间。τ越小，信号传输越快、延迟越低。新定律的核心就是系统性地降低时间常数 τ，通过逻辑折叠（Logic Folding）、3D堆叠、高密度互连及软硬件全栈协同等手段，缩短信号传输距离。哪怕晶体管本身不缩小，整个芯片系统的性能依然能得到大幅提升。

简单比喻：如果一个逻辑门在平面布局下信号需要跑10毫米，通过3D堆叠将电路立体化后，路径可能缩短到1毫米，信号跑完全程的时间自然大大缩短，芯片也就更快更高效。

定律对比：一目了然

摩尔定律 (Moore's Law)

核心目标：几何缩微

技术路径：缩小晶体管物理尺寸，追求更先进制程节点

关键依赖：EUV极紫外光刻机等尖端制造设备

增长逻辑：空间密度竞赛，单位面积塞下更多晶体管

韬(τ)定律 (Tao's Law)

核心目标：时间(τ)缩微

技术路径：优化信号路径，系统性降低时间常数

关键依赖：3D堆叠、逻辑折叠、Chiplet、软硬件协同

增长逻辑：时间效率竞赛，让信号跑得更快更短

⏳技术基石：建立在后摩尔时代技术上的新范式

“韬定律”绝非凭空产生，它建立在业界已耕耘多年的后摩尔时代技术之上。这些技术，正是实现“时间缩微”的核心工具。

2018年10月，IEEE将推动了微电子产业25年发展的“国际半导体发展路线图（ITRS）”更名为“异构集成路线图（HIR）” 越来越多的功能都不再继续以摩尔定律所定义的模式增长，而是选择三维封装等创新发展的道路来构造微系统，明确提出系统集成思路。从ITRS到HIR的历史性变革，集成电路的发展思路发生了本质变化，高度聚焦3D堆叠技术，包括2.5D/3D封装、Chiplet（芯粒）异构集成、TSV/TGV基板通孔、混合键合（Hybrid Bonding）等。它们让芯片从“平房”变“摩天大楼”，大幅缩短了信号传输的物理距离。

事实上，面临先进制程工具受限的国内半导体产业也在另辟蹊径。三叠纪自2008年开始倡导玻璃基三维封装技术，与包括华为在内的合作伙伴推动射频微系统、AI/HPC（人工智能/高算力芯片）芯片或EIC/PIC（电芯片/光芯片）三维封装，是对韬定律或HIR的有益实践。它让国内相对成熟的14nm/28nm等制程产线，通过先进封装和架构创新，有了被重新定义为“高性能底座”的可能。将产业焦点从对“先进制程”的执着，转向了“系统级优化”,这与HIR异曲同工。